有一陣子沒有將課程結束後的學員心得寫在部落格上。這第七期學員自今年(2011年)年初至2011年11月13日課程結束,課程時數達 220小時以上。相信學員上完整個完整課程後,應該都有吸收到有關嵌入式LINUX系統的研發技術。課程結束後,有10位學員寫下了整個課程的學習心得,我非常感謝大家對課程品質的支持,真的謝謝你們。這裡我先將他們撰寫的原稿先貼上,再來後補文字稿。
仰大祥:
王慈德:
楊國俊:
張莉萍:
余國誌:
陳俊良:
謝家銘:
蕭仲興:
王有正:
郭勉震:
今天簡單說說 FPGA Verilog 的學習經驗,提供給要入門的新手: 1.對自己寫的FPGA Verilog程式,所生成的數位電路要心中有數。 這一點個人認為很重要,就正如寫 C語言,心中要能生成對應的組合語言一樣,我是這樣要求自己的。 雖然 FPGA Verilog語言...
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