2008年1月30日 星期三

利用arm 組語寫的簡單範例，上課時CODING完成的SWP

  AREA ASM11,CODE,READONLY
  
  ENTRY
  
START  
  LDR R0,=0X5
  LDR R1,=0X8040
  STR R0,[R1]   ;0X8040 -> 5
  LDR R0,=0X10  ;R0 -> 0X10
  
  SWP R0,R0,[R1]  ;-->[0X8040]=0X10  R0=0X5  
  
STOP
  LDR R0,=0X18
  LDR R1,=0X20026
  SWI 0X123456
  END 
於
標籤：

沒有留言:

張貼留言

訂閱： 張貼留言 (Atom)

FPGA Verilog 的學習經驗，提供給要入門的新手

今天簡單說說 FPGA Verilog 的學習經驗，提供給要入門的新手： 1.對自己寫的FPGA Verilog程式，所生成的數位電路要心中有數。 這一點個人認為很重要，就正如寫 C語言，心中要能生成對應的組合語言一樣，我是這樣要求自己的。 雖然 FPGA Verilog語言...